多数全并行同步加法器

技术指标或产品性能
(1)本发明实现多个多位数的全并行同步相加；
(2)本发明对于 m个n位二进制数并行同步加法器仅占用固定的3个基本门电路时间，在不考虑完备性设计情况下其硬件开销约为n (2m2+9m/2)个开关；
(3)本发明易于位数和个数的扩展，如由16个64位数并行同步相加可扩展到64个128位数并行同步相加，甚至扩展到更多数和位的全并行同步相加；
本发明适于一般的半导体制作技术实现，也可以采用新材料开关技术实现。
专利号：
201210373908.8；
201310275335X；
2013102753186；
2013103581859。